پاسخ تشریحی الکترونیک دیجیتال کنکور ارشد کامپیوتر 1403

یادگیری درس الکترونیک دیجیتال زمان زیادی از دانشجو صرف نمی‌کند؛ اما کسب درصد بالا در این درس تایر چشمگیری در رتبه کنکور ایجاد می‌کند. برای حل تست‌های کنکور سال‌های گذشته نیازمند پاسخ‌ تشریحی تست‌ های الکترونیک دیجیتال هستید. این مقاله پاسخ تشریحی الکترونیک دیجیتال ۱۴۰۳ را ارائه می‌کند. اگر پاسخ تشریحی تست‌های سال‌های دیگر این درس را نیاز دارید، می‌توانید از دوره نکته و تست الکترونیک دیجیتال یا پلتفرم آزمون استفاده کنید.

پاسخ تشریح الکترونیک دیجیتال ۱۴۰۳

- تابع خروجی مدار زیر، کدام است؟ -

1 $AB'$

2 $A'+B $

3 $A\oplus B $

4 ${\left(A\oplus B\right)}'$

گزینه 2 درست است.

برای حل این سؤال کافیست تمام حالت‌های A و B را جای‌گذاری کنیم.

جدول نهایی می‌شود:

گزینه 2 صحیح است.

$F=A'+B$

$A$	$B$	$F$
$0$	$0$	$1$
$0$	$1$	$1$
$1$	$0$	$0$
$1$	$1$	$1$

- یک تراشه الکترونیکی حاوی $10^6$ دروازه منطقی (Logic Gate) است، که 90% آنها CMOS و 10% دیگر از نوع NMOS با بار pmos اشباع هستند که پایه گیت ترانزیستورهای pmos آنها به زمین متصل است. با فرض این‌که 50% اوقات، شبکه‌های پایین‌بر همه دروازه‌ها قطع باشد، و با فرض این‌که سیگنال‌های ورودی، تأخیر فراز (rise time) و فرود (fall time) ناچیزی داشته باشند، توان استاتیکی اتصال کوتاه این تراشه چند وات است؟ $(VDD=2v \ \ و \ \ \beta =10\mu A,v^2 \ \ و \ \ V_{tp}=-1^v)$ -

1 $0.125$

2 $0.25$

3 $0.5$

4 $1$

گزینه 3 صحیح است.

$\beta =K=10\times {10}^{-6}\frac{A}{v^2}$

دلیل این‌که در $P_{short-circuit}$ ،CMOS داریم این است مقادیر $t_f$ و $t_r$ مقادیر محدود و غیرصفر می‌باشد. صورت سؤال گفته که $t_f$ و $t_r$ قابل صرف‌نظر کردن هستند؛ درنتیجه برا گیت‌های CMOS داریم:

$P_{SC}=0$

برای گیت‌های NMOS با PMOS اشباع می‌توان گفت:

$I_K=I_D=\frac{\beta }{2}\times {\left(V_{SG}-\left|V_{tp}\right|\right)}^2=10\times {10}^{-6}\frac{A}{r^2}\times \frac{{\left(2-1\right)}^2}{2}=5\times {10}^{-6}$

توان مصرفی برابر می‌شود با:

$P_{SC}=V\times I=2\times 5\times {10}^{-6}=10\times {10}^{-6}W$

برطبق صورت سؤال فقط 50% درصد مواقع شبکه‌ی پایین‌بر متصل است و $P_{SC}$ داریم؛ درنتیجه $P_{SC}$ در این حالت می‌شود:

$P_{SC}=\frac{10\times {10}^{-6}}{2}=5\times {10}^{-6}$

درکل برای تمام PMOS های با بار اشباع شده داریم:

$P_{SC-total}=\frac{10}{100}\times {10}^6\times 5\times {10}^{-6}=0.5W$

گزینه 3 صحیح است.

- مدار شکل زیر را درنظر بگیرید. با صرف‌نظر از اثر بدنه، نوع تابع خروجی، و مقادیر VOH و VOL در این دروازه به‌ترتیب کدام‌اند؟ $(VDD=2v \ \ و \ \ Vtn=0.4v \ \ و \ \ Vtp=-0.5v)$ -

1 $،OR$ $2.9v$ و $0.5v$

2 $،OR$ $3.3v$ و صفر

3 $،AND$ $2.9v$ و $1.0v$

4 $،AND$ $3.3v$ و صفر

گزینه 1 صحیح است.

با کمی دقت می‌توان متوجه شد که مقدار به شکل CMOS نیست و برعکس، PMOS در PD است، NMOS در PU.

به این دلیل که PMOS را در PU قرار می‌دهیم، $V_{OH}=V_{DD}-V_{\mathrm{tr}}$ می‌شود و به این دلیل که NMOS را در PD قرار می‌دهیم، $V_{OL}=\left|V_{tp}\right|$ می‌شود. به این دلیل که بالا و پایین دوگان یکدیگر می‌باشند مدار درست کار می‌کند و مشکلی ندارد که از طریق PU می‌توان متوجه شد:

$z=A+B(OR)$

باتوجه به مقادیر داده شده داریم:

$V_{OH}=V_{DD}-V_{tn}=3.3-0.4=2.9r$

$V_{OL}=\left|V_{tp}\right|=0.5V$

گزینه 1 صحیح است.

- نمودار توان مصرفی یک معکوس‌کننده CMOS، به‌صورت زیر است. نسبت $\frac{Kn}{Kp}$ این معکوس‌کننده کدام است؟ -

1 $\frac{1}{3}$

2 $3$

3 $\frac{1}{9}$

4 $9$

گزینه 3 صحیح است.

برای CMOS نمودار ساده شده‌ی زیر را داریم:

از روی شکل می‌توان متوجه شد که $V_m=2.5$ می‌باشد که بیشترین مصرف توان است که هردو ترانزیستور در حالت اشباع قرار دارند.

همچنین: $\begin{array}{c} \left|V_{tp}\right|=1\ \ \ \ \ \ \ \ \ \ \ \ \ \ \\ V_{tn}=5-3=2 \end{array}$

درنتیجه می‌توان نوشت:

$\begin{array}{c}K_n{\left(V_m-V_{tn}\right)}^2=K_p{\left(V_m-\left|V_{tp}\right|\right)}^2 \\ K_n{\left(2.5-2\right)}^2=K_p{\left(2.5-1\right)}^2= \\ \frac{K_n}{K_p}={\left(\frac{1.5}{0.5}\right)}^2={\left(\frac{1}{3}\right)}^2=\frac{1}{9} \end{array}$

گزینه 3 صحیح است.

- با فرض این‌که یک لبه پایین‌رونده در ورودی‌های A و B در شکل زیر رخ دهد، و لبه پایین‌رونده B قبل از A رخ می‌دهد مقدار دائمی $V out$ چقدر خواهد بود؟ -

$\left|V_{TN}\right|=\left|V_{TP}\right|=V_T \\ V_{DD}\gg V_T$

1 $V_{DD}$

2 $V_{DD}-2V_T$

3 $V_T$

4 $2V_T$

گزینه 4 صحیح است.

سؤال مقدار دائمی $V_{out}$ را خواسته است که در این حالت مدار به حالت پایدار رسیده است.

- در ساختار ترانزیستوری زیر، فرض کنید ورودی‌های $c_0$ و $c_1$ در لبه‌های پایین‌رونده کلاک (Clk) تغییر کنند. آیا در فاز ارزیابی (Evaluate) در این ساختار، امکان اشتراک بار (Charge sharing) وجود دارد؟ در صورت مثبت بودن پاسخ، به ازای کدام ورودی اتفاق می‌افتد؟ -

1 خیر، اشتراک بار اتفاق نمی‌افتد.

2 بلی، به ازای ورودی $(c_1,c_0)=(1,1)$

3 بلی، به ازای ورودی $(c_1,c_0)=(1,0)$

4 بلی، به ازای ورودی $(c_1,c_0)=(0,1)$

گزینه 1 صحیح است.

مشکل Change sharing در فاز Evaluation به‌ازای تغییر ورودی به‌شکل خاصی رخ می‌دهد. صورت سؤال گفته است که ورودی‌ها فقط در لبه پایین‌رونده کلاک تغییر می‌کند؛ یعنی در تغییر از فاز Precharge به Evaluation که در این بازه Charge sharing رخ نمی‌دهد.

آشنایی با درس الکترونیک دیجیتال

روش‌های دسترسی به پاسخ تشریحی الکترونیک دیجیتال کنکور

از طریق دو روش زیر می‌توانید به پاسخ تشریحی تست‌ های الکترونیک دیجیتال در کنکور دسترسی داشته باشید.

دوره نکته و تست الکترونیک دیجیتال

در دوره نکته و تست درس الکترونیک دیجیتال همه تست‌‌های این درس به‌صورت تشریحی حل‌ شده‌اند. همچنین نکاتی بیان شده است که در درک بهتر درس و حل سریع‌تر سؤالات کمک‌کننده است. جهت کسب اطلاعات بیشتر یا ثبت‌نام در این دوره می‌توانید صفحه دوره نکته و تست الکترونیک دیجیتال را مطالعه کنید.

دوره نکته و تست الکترونیک دیجیتال

پلتفرم آزمون درس الکترونیک دیجیتال

شما با تهیه پلتفرم آزمون درس الکترونیک دیجیتال با یک تیر چند نشان می‌زنید. پلتفرم آزمون علاوه بر تمامی حل تشریحی تمامی تست‌های سال‌های گذشته ویژگی‌های متمایز‌کننده دیگری نیز دارد، از جمله:

امکان رقابت با سایر دانشجویان
امکان ایجاد آزمون شخصی‌سازی شده
امکان برچسب‌گذاری تست‌ها در حین و بعد از آزمون
امکان سطح‌بندی آزمون بر اساس سختی

برای آشنایی بیشتر با پلتفرم آزمون و ثبت‌نام در آن، به صفحه پلتفرم آزمون کنکور کامپیوتر مراجعه کنید.

جمع‌بندی

شما با استفاده از دوره نکته و تست الکترونیک دیجیتال یا پلتفرم آزمون درس الکترونیک دیجیتال می‌توانید به حل تشریحی تمامی تست‌‌های کنکور برای درس الکترونیک دیجیتال دسترسی داشته باشید.